sf test | Codetter(こーどったー)
Sign in
with Twitter
Text
sf test
aroerina
2011/11/28 20:15
タグ:
verilog
module tb; wire signed [7:0] dout; wire signed co; assign {co, dout} = 8'b10000001 <<< 1; endmodule
このコードをツイートする