stage内でのoutput出力 | Codetter（こーどったー）

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circuit stagepar
{
    instrin run;
    output vol<3>;
    reg_wr count<4>;
    stage_name run_stg { task do(); }
    instruct run generate run_stg.do();
    stage run_stg {
        par{
            finish;
            count := count + 1;
            // この記述は常に接続
        //  vol = count<2:0>;
/*
verilog
   assign  vol = (count[2:0]);
*/
            // この記述だとrun_stgトリガ時のみ接続される
            any{
                count<3> : vol = count<2:0>;
                else     : vol = 0b111;
            }
/*
verilog
   assign  vol = ((_net_4)?3'b111:3'b0)|
    ((_net_3)?(count[2:0]):3'b0);
   assign  _net_2 = (count[3]);
   assign  _net_3 = (_stage_run_stg&_net_2);
   assign  _net_4 = (_stage_run_stg&(~_net_2));
*/
        }
    }
/*
VHDLに変換したときのことを考えてこうなっている?
*/
}
XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX