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Verilog code for fixed-point 16-bit 4-tap FIR filter module (state machine version)

乗算器を並列に使うのではなくシリアルに使えるように状態機械で実装してみた版。まだ係数は固定。
乗算器を並列に使うのではなくシリアルに使えるように状態機械で実装してみた版。まだ係数は固定。
// Fixed-point 16 bit 4-tap FIR filter module [state machine version] ———————–
module FIRfilterS (
  input wire[15:0] indata,
  input wire update,
  input wire clk,
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verilog_generate_label.rb

Verilogのラベルが無いgenerate for文に適当なラベルを付けるプログラムです
Verilogのラベルが無いgenerate for文に適当なラベルを付けるプログラムです
#encoding : sjis
#Verilog HDLのラベルがないgenerate for文にラベルを付ける
require ‘fileutils’

f	= File.open(ARGV[0],"r+")
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